応用情報技術者　③ ハードウェアとコンピュータ構成要素

正解：D．論理素子

論理演算を行うための最小の回路を論理素子という。

正解：D．ANDゲート

ANDゲートは入力A、Bがともに1のときだけ出力が1になる論理積素子である。

正解：D．ORゲート

ORゲートは入力A、Bの少なくとも一方が1であれば出力が1になる論理和素子である。

正解：B．NOTゲート

NOTゲートは入力Aが1ならYは0、0なら1になる否定論理器である。

正解：A．XORゲート

XORゲートは入力A、Bが異なるとき出力Yが1、同じとき0になる排他的論理和素子である。

正解：D．NANDゲート

NANDゲートは入力A、Bがともに1のときだけ出力が0になる否定論理積素子である。

正解：B．X NAND X

X NAND XはNOT Xを表現する式である。

正解：A．XORゲート1つとANDゲート1つ

半加算器はXORゲートとANDゲートの組合せで構成される。

正解：D．1ビットの情報を記憶する回路

フリップフロップ回路は1ビットの情報を記憶する回路である。

正解：D．フリップフロップ回路を用いて記憶する

SRAMはフリップフロップ回路を用いて情報を記憶するRAMである。

正解：A．コンデンサに電荷を蓄えて記憶する

DRAMはコンデンサに電荷を蓄えて情報を記憶するRAMである。

正解：C．ウェアレベリング

ウェアレベリングはフラッシュメモリの寿命を延ばすための技術である。

正解：B．回路のスイッチング動作に伴って消費される電力

ダイナミック電力は回路の動作に伴って消費される電力である。

正解：B．動作しない回路ブロックへの電源供給を遮断する技術

パワーゲーティングは不要な回路ブロックへの電源供給を遮断してスタティック電力を低減する技術である。

正解：C．0.0195V

5Vを2の8乗である256で割ると約0.0195Vとなる。

正解：C．あらかじめ定められた順序に従って段階的に進める方式

シーケンス制御はあらかじめ定められた順序に従って進めるオープンループの方式である。

正解：C．目標値と測定値を比較して一致させる方式

フィードバック制御は目標値と測定値を比較しながら目標値に一致させる方式である。

正解：A．パルス幅（デューティ比）を変化させて速度を制御する

PWM制御はデューティ比を変化させることでモータの速度などを制御する方式である。

正解：A．CPUの機能を1つのLSIに実装したもの

MPUはCPUの機能を1つのLSIに実装したものである。

正解：D．積和演算を高速に実行できるデジタル信号処理用プロセッサ

DSPは積和演算の繰返しを高速に実行できるデジタル信号処理用プロセッサである。

正解：A．複雑で高機能な命令を多数備えている

CISCは複雑で高機能な命令を多数備えていることが特徴である。

正解：D．ワイヤードロジックにより高速に実行される

RISCは命令セットを単純化しワイヤードロジックにより実行される。

正解：B．並列化処理

命令実行のステージは命令フェッチ、命令解読、アドレス計算、オペランドフェッチ、実行の5つである。

正解：D．次に読み出す命令のアドレスを保持する

プログラムカウンタは次に読み出す命令のアドレスを保持する。

正解：C．演算結果の状態をビット単位で保持する

フラグレジスタは演算結果の状態（正、負、ゼロ、桁上げ等）を保持する。

正解：A．アドレス部で指定した値が有効アドレスとなる

直接アドレス指定方式はアドレス部で指定するアドレスが有効アドレスとなる。

正解：B．基準アドレスにインデックスレジスタの内容を加える

インデックスアドレス指定方式は基準アドレスとレジスタの内容の和が有効アドレスとなる。

正解：A．最上位バイトから順番に配置する

ビッグエンディアンは最上位バイトから順番に配置する方式である。

正解：B．システムの異常や暴走を検知するための時間計測機構

ウォッチドッグタイマはシステムの異常や暴走を検知するための時間計測機構である。

正解：B．PSW

プログラムの実行状態を保持するためにPSWをスタックに退避する。

正解：B．発生をマスクできる割込み

マスカブル割込みは発生をマスク（抑制）できる割込みである。

正解：C．パイプラインをさらに細分化して高速化する

スーパパイプライン方式はパイプラインを細分化して高速化する方式である。

正解：A．パイプライン処理が乱れる状態またはその要因

ハザードはパイプライン処理が乱れる状態またはその要因である。

正解：D．分岐命令によって実行する命令が変わることで起こるハザード

制御ハザードは分岐命令の実行によって先読みした命令が無駄になることである。

正解：C．データの依存関係に起因して起こるハザード

データハザードはデータの依存関係に起因するハザードである。

正解：C．複数のパイプラインを用意して並列に動作させる

スーパスカラは内部に複数のパイプラインを用意して並列動作させる方式である。

正解：A．コンパイル段階で並列実行可能な命令をまとめる

VLIWはコンパイル段階で依存関係のない複数の命令を並べて1つの複合命令とする手法である。

正解：B．1つの命令で複数のデータを処理する

SIMDは1つの命令で複数のデータを処理する方式である。

正解：C．複数の命令で複数のデータを処理する

MIMDは複数のプロセッサが異なる命令と異なるデータを処理する方式である。

正解：B．単一のOSで制御され主記憶を共有する

密結合マルチプロセッサは主記憶を共有し単一のOSで制御される。

正解：C．並列化による理論上の高速化率

アムダールの法則は並列化によって得られる理論上の高速化率を予測する。

正解：D．メモリアクセスの局所性を有効に活かすため

命令とデータを分離することでメモリアクセスの局所性をより有効に活かすことができる。

正解：A．キャッシュと主記憶の両方を同時に書き換える

ライトスルー方式はキャッシュと主記憶の両方を書き換える方式である。

正解：C．キャッシュ上のデータのみ書き換え主記憶は追い出し時に更新する

ライトバック方式はキャッシュのみを書き換え主記憶は追い出し時に更新する。

正解：A．ここ最近で最も利用されていないデータを追い出す

LRUはここ最近で最も長い間利用されていないものを追出しの対象とする。

正解：B．共有する主記憶データの変更を監視する

スヌープ方式は共有する主記憶のデータが変更されたかをバスを介して監視する。

正解：A．主記憶のブロック番号からキャッシュの場所が一意に定まる

ダイレクトマッピング方式はブロック番号により場所が一意に定まる。

正解：B．メモリをバンクに分割し並行アクセスを可能にする技術

メモリインタリーブはメモリをバンクに分割し並行アクセスで高速化する技術である。

正解：B．CPUを介さずにメモリと外部装置間で直接データを転送する

DMA制御方式はCPUを介さず直接データを転送する方式である。

正解：A．入出力専用の装置を介して入出力を行う

チャネル制御方式は入出力専用の装置を介して入出力処理を行う。

正解：C．USB3.0

USB3.0からは全二重通信になっている。

正解：A．22

実効アクセス時間は10×0.8+70×0.2=22ナノ秒である。

正解：B．4

実行時間は(3+2-1)×1=4ナノ秒である。

正解：C．5.26

高速化率は1÷(1-0.9+0.9÷10)=1÷0.19=約5.26である。

正解：C．300

周波数は0.5MHz、1クロックは2マイクロ秒、150×2=300マイクロ秒である。

正解：D．1300

82(16)は130(10)、130×10ミリV＝1300ミリVである。

正解：D．スヌープ方式

スヌープ方式はマルチプロセッサのキャッシュの一貫性を保つ方式である。

正解：D．ブロックをセットにまとめ、その中であればどこでも格納できる

セットアソシアティブ方式は連続したキャッシュブロックをセットとして管理する。